Ver el código de «Graphics Core Next (microarquitectura)»

{{Ficha de hardware|nombre=Graphics Core Next|desarrollador=[[AMD]]|lanzamiento={{fecha|9|1|2012|edad}}|sitio web=https://www.amd.com/en/technologies/gcn}}

'''Graphics Core Next''' ('''GCN''')<ref>{{Cita web|url=https://www.slideshare.net/DevCentralAMD/gs4106-the-amd-gcn-architecture-a-crash-course-by-layla-mah|título=GS-4106 The AMD GCN Architecture – A Crash Course, by Layla Mah|autor=AMD Developer Central|fecha=2014-1-31|sitioweb=Slideshare.net}}</ref> es el [[nombre en clave]] de una serie de [[Microarquitectura|microarquitecturas]] y una [[Conjunto de instrucciones|arquitectura de conjunto de instrucciones]] que [[Advanced Micro Devices|AMD]] desarrolló para sus [[Unidad de procesamiento gráfico|GPU]] como sucesora de su microarquitectura [[TeraScale (microarquitectura)|TeraScale]]. El primer producto con GCN se lanzó el 9 de enero de 2012.<ref>{{Cita web|url=https://www.amd.com/en-us/press-releases/Pages/amd-launches-worlds-fastest-2011dec22.aspx|título=AMD Launches World’s Fastest Single-GPU Graphics Card – the AMD Radeon™ HD 7970|fechaacceso=2023-02-23|fecha=2015-01-20|sitioweb=amd.com|urlarchivo=https://web.archive.org/web/20150120233011/https://www.amd.com/en-us/press-releases/Pages/amd-launches-worlds-fastest-2011dec22.aspx|fechaarchivo=2015-1-20}}</ref>

GCN es una microarquitectura [[SIMD]] de [[Reduced instruction set computing|conjunto de instrucciones reducido]] que contrasta con la arquitectura SIMD de [[VLIW|palabra de instrucción muy larga]] de TeraScale.<ref>{{Cita web|url=https://medium.com/high-tech-accessible/an-architectural-deep-dive-into-amds-terascale-gcn-rdna-gpu-architectures-c4a212d0eb9|título=An Architectural Deep-Dive into AMD's TeraScale, GCN & RDNA GPU Architectures|fechaacceso=2021-12-12|autor=Gulati|nombre=Abheek|fecha=2019-11-11|sitioweb=Medium|idioma=en}}</ref> GCN requiere considerablemente más [[Transistor|transistores]] que TeraScale, pero ofrece ventajas para el cálculo de [[GPGPU|GPU de propósito general]] (GPGPU) debido a un [[compilador]] más simple.

Los chips gráficos GCN se [[Fabricación de circuitos integrados|fabricaron]] con [[Semiconductor complementario de óxido metálico|CMOS]] a 28 nm y con [[FinFET]] a [[14 nanómetros|14 nm]] (por [[Samsung Electronics]] y [[GlobalFoundries]]) y [[7 nanómetros|7 nm]] (por [[TSMC]]), disponibles en modelos seleccionados en AMD [[Radeon]] [[Serie Radeon HD 7000|HD 7000]], [[Serie Radeon HD 8000|HD 8000]], RX 200, RX 300, [[AMD Radeon RX serie 400|RX 400]], [[AMD Radeon RX serie 500|RX 500]] y Vega series de tarjetas gráficas, incluida la Radeon VII lanzada por separado. GCN también se utilizó en la parte gráfica de las [[AMD Accelerated Processing Unit|unidades de procesamiento acelerado]] (APUs - Accelerated Processing Units), como las de [[PlayStation 4]] y [[Xbox One]].

== Conjunto de instrucciones ==
El conjunto de instrucciones GCN es propiedad de AMD y fue desarrollado específicamente para GPU. No tiene microoperación para la [[División (matemática)|división]].

La documentación está disponible para:

* [https://developer.amd.com/wordpress/media/2012/12/AMD_Southern_Islands_Instruction_Set_Architecture.pdf Graphics Core Next 1 instruction set]
* [https://developer.amd.com/wordpress/media/2013/07/AMD_Sea_Islands_Instruction_Set_Architecture.pdf Graphics Core Next 2 instruction set]
* [https://developer.amd.com/wordpress/media/2013/12/AMD_GCN3_Instruction_Set_Architecture_rev1.1.pdf Graphics Core Next 3 and 4 instruction sets]<ref>{{Cita web|url=https://community.amd.com/thread/203070|título=AMD community forums|sitioweb=Community.amd.com}}</ref>
* [https://developer.amd.com/wp-content/resources/Vega_Shader_ISA_28July2017.pdf Graphics Core Next 5 instruction set]
* [https://developer.amd.com/wp-content/resources/Vega_7nm_Shader_ISA.pdf "Vega" 7nm instruction set architecture] (también conocido como Graphics Core Next 5.1).

Un [[LLVM|compilador de back-end LLVM]] está disponible para el conjunto de instrucciones GCN.<ref>{{Cita web|url=http://llvm.org/docs/AMDGPUUsage.html|título=LLVM back-end amdgpu|sitioweb=Llvm.org}}</ref> Es utilizado por [[Mesa 3D]].

[[GNU Compiler Collection]] 9 es compatible con GCN 3 y GCN 5 desde 2019<ref>{{Cita web|url=https://gcc.gnu.org/gcc-9/changes.html#amdgcn|título=GCC 9 Release Series Changes, New Features, and Fixes|fechaacceso=2019-11-13}}</ref> para programas independientes de un solo subproceso, y GCC 10 también se descarga a través de [[OpenMP]] y [[OpenACC]].<ref>{{Cita web|url=https://gcc.gnu.org/ml/gcc-patches/2019-11/msg00905.html|título=AMD GCN Offloading Support|fechaacceso=2019-11-13}}</ref>

MIAOW es una implementación [[Register transfer language|RTL]] de código abierto de la microarquitectura AMD [[Serie Radeon HD 7000|Southern Islands]] GPGPU.

En noviembre de 2015, AMD anunció su Iniciativa Boltzmann, cuyo objetivo es permitir la migración de aplicaciones basadas en [[CUDA]] a un modelo de programación [[C++]] común.<ref>{{Cita web|url=https://www.amd.com/en/press-releases/boltzmann-initiative-2015nov16|título=AMD Boltzmann Initiative – Heterogeneous-compute Interface for Portability (HIP)|fechaacceso=2019-12-08|fecha=2015-11-16|urlarchivo=https://web.archive.org/web/20160126170234/https://www.amd.com/en-us/press-releases/Pages/boltzmann-initiative-2015nov16.aspx|fechaarchivo=2016-01-26}}</ref>

En el evento Super Computing 15, AMD mostró un compilador de cómputo heterogéneo (HCC - Heterogeneous Compute Compiler), un [[Controlador de dispositivo|controlador]] [[Linux|de Linux]] sin periféricos y una infraestructura de tiempo de ejecución [[Heterogeneous System Architecture|HSA]] para computación de alto rendimiento de clase de clúster, y una herramienta de interfaz de computación heterogénea para portabilidad (HIP - Heterogeneous-compute Interface for Portability) para portar aplicaciones CUDA al modelo C++ común antes mencionado.

== Microarquitecturas ==
A partir de julio de 2017, el conjunto de instrucciones Graphics Core Next ha tenido cinco iteraciones. Las diferencias entre las primeras cuatro generaciones son bastante mínimas, pero la arquitectura GCN de quinta generación presenta procesadores de flujo muy modificados para mejorar el rendimiento y admitir el procesamiento simultáneo de dos números de menor precisión en lugar de un solo número de mayor precisión.<ref>{{Cita noticia|apellidos=Smith|nombre=Ryan|título=The AMD Vega GPU Architecture Preview|url=http://www.anandtech.com/show/11002/the-amd-vega-gpu-architecture-teaser|fechaacceso=2017-7-11|sitio web=Anandtech.com|fecha=2017-1-5}}</ref>

=== Procesamiento de comandos ===
[[Archivo:GCN_command_processing.svg|miniaturadeimagen| Procesamiento de comandos de GCN: cada motor de cómputo asíncrono (ACE - Asynchronous Compute Engines) puede analizar los comandos entrantes y enviar el trabajo a las unidades de cómputo (CUs - Compute Units). Cada ACE puede gestionar hasta 8 colas independientes. Los ACE pueden operar en paralelo con el procesador de comando de gráficos y dos motores DMA. El procesador de comandos de gráficos maneja las colas de gráficos, las ACE manejan las colas de cómputo y los motores DMA manejan las colas de copia. Cada cola puede enviar elementos de trabajo sin esperar a que se completen otras tareas, lo que permite que los flujos de comandos independientes se intercalen en el Shader de la GPU.]]

==== Graphics Command Processor ====
El procesador de comandos de gráficos (GCP - Graphics Command Processor) es una unidad funcional de la microarquitectura GCN. Entre otras tareas, se encarga del manejo de [[Sombreador|shaders]] asíncronos.<ref>{{Cita web|url=http://www.anandtech.com/show/9124/amd-dives-deep-on-asynchronous-shading|título=AMD Dives Deep On Asynchronous Shading|autor=Smith|nombre=Ryan|sitioweb=Anandtech.com}}</ref>

==== Asynchronous Compute Engine ====
El motor de cómputo asíncrono (ACE - Asynchronous Compute Engine) es un bloque funcional distinto que sirve para fines informáticos, cuyo propósito es similar al del procesador de comandos de gráficos. 

==== Planificadores ====
Desde la tercera iteración de GCN, el hardware contiene dos [[Planificador|planificadores]]: uno para programar "wavefronts" durante la ejecución del sombreador (Cu Scheduler o Compute Unit Scheduler) y el otro para programar la ejecución de dibujar y calcular colas. Este último ayuda al rendimiento mediante la ejecución de operaciones de cómputo cuando las unidades de cómputo (CUs - Compute Units) están infrautilizadas debido a los comandos de gráficos limitados por la velocidad o el ancho de banda de la canalización de funciones fijas. Esta funcionalidad se conoce como Async Compute.

Para un sombreador determinado, los controladores de la GPU también pueden programar instrucciones en la [[Unidad central de procesamiento|CPU]] para minimizar la latencia.

=== Procesador geométrico ===
[[Archivo:GCN_Geometry_Processors.svg|miniaturadeimagen| Procesador de geometría]]
El procesador de geometría contiene un Ensamblador de geometría, un Teselador y un Ensamblador de vértices.

El Teselador es capaz de hacer [[Teselación (informática)|teselado]] en hardware según lo definido por [[Direct3D]] 11 y [[OpenGL]] 4.5 (consulte AMD el 21 de enero de 2017),<ref>{{Cita web|url=https://www.khronos.org/conformance/adopters/conformant-products#opengl|título=Conformant Products|fecha=2017-10-26|sitioweb=Khronos.org}}</ref> y sucedió a ATI TruForm y al teselado de hardware en TeraScale como el [[núcleo de propiedad intelectual de semiconductores]] más reciente de AMD.

=== Unidades de cómputo ===
Una unidad de cómputo (CU - compute unit) combina 64 procesadores de sombreado con 4 [[Unidad de mapeo de texturas|unidades de mapeo de textura]] (TMUs - texture mapping units).<ref>{{Cita libro|título=Compute Cores Whitepaper|url=https://www.amd.com/Documents/Compute_Cores_Whitepaper.pdf|editorial=AMD|año=2014|páginas=5}}</ref><ref name="cu_anand">{{Cita noticia|apellidos=Smith|nombre=Ryan|título=AMD's Graphics Core Next Preview|url=http://www.anandtech.com/show/4455/amds-graphics-core-next-preview-amd-architects-for-compute/5|fechaacceso=2017-4-18|sitio web=Anandtech.com|fecha=2011-12-21}}</ref> Las unidades de cómputo están separadas de las [[Unidad de salida de renderizado|unidades de salida de procesamiento]] (ROP), pero se alimentan de ellas.<ref name="cu_anand" /> Cada unidad de cálculo consta de lo siguiente:

* Un planificador de CU
* Una sucursal y unidad de mensajes
* 4 unidades vectoriales SIMD de 16 carriles de ancho (SIMD-VU)
* 4 archivos de [[Registro (hardware)|registro de uso general vectorial]] (VGPR) de 64 KiB
* 1 [[Procesador escalar|unidad escalar]] (SU - Scalar Unit)
* Un archivo [[Registro (hardware)|GPR]] de 4 KiB
* Un recurso compartido de datos locales de 64 KiB
* 4 unidades de filtro de textura
* 16 unidades de carga/almacenamiento de textura
* Una [[caché]] de nivel 1 (L1) de 16 KiB

Cuatro unidades informáticas están conectadas para compartir un caché de instrucciones L1 de 16 KiB y un caché de datos L1 de 32 KiB, ambos de solo lectura. Una SIMD-VU opera con 16 elementos a la vez (por ciclo), mientras que una SU puede operar con uno a la vez (uno/ciclo). Además, la SU maneja algunas otras operaciones, como la ramificación.<ref name="amd_final.pdf">{{Cita web|url=http://developer.amd.com/wordpress/media/2013/06/2620_final.pdf|título=AMD Graphics Core Next|fechaacceso=2014-7-15|autor=Mantor|nombre=Michael|fecha=2011-6-15|editorial=[[Advanced Micro Devices|AMD]]|cita=Asynchronous Compute Engine (ACE)}}</ref>

Cada SIMD-VU tiene una memoria privada donde almacena sus registros. Hay dos tipos de registros: registros escalares (S0, S1, etc.), que contienen un número de 4 bytes cada uno, y registros vectoriales (V0, V1, etc.), cada uno de los cuales representa un conjunto de 64 números de 4 bytes. En los registros vectoriales, cada operación se realiza en paralelo en los 64 números. que corresponden a 64 entradas. Por ejemplo, puede funcionar en 64 píxeles diferentes a la vez (para cada uno de ellos, las entradas son ligeramente diferentes y, por lo tanto, obtienes un color ligeramente diferente al final).

Cada SIMD-VU tiene espacio para 512 registros escalares y 256 registros vectoriales.

==== Planificador de CU ====
El planificador CU es el bloque funcional del hardware, que elige qué frentes de onda ejecuta la SIMD-VU. Selecciona una SIMD-VU por ciclo para la programación. Esto no debe confundirse con otros programadores de hardware o software.

==== Wavefront ====
Un [[Sombreador|shader]] es un pequeño programa escrito en [[GLSL]] que realiza el procesamiento de gráficos, y un kernel es un pequeño programa escrito en OpenCL que realiza el procesamiento GPGPU. Estos procesos no necesitan tantos registros, pero sí necesitan cargar datos del sistema o de la memoria gráfica. Esta operación viene con una latencia significativa. AMD y Nvidia eligieron enfoques similares para ocultar esta latencia inevitable: la agrupación de múltiples [[Hilo (informática)|hilos]]. AMD llama a ese grupo un "wavefront", mientras que Nvidia lo llama un "warp". Un grupo de subprocesos es la unidad más básica de programación de GPU que implementan este enfoque para ocultar la latencia. Es el tamaño mínimo de los datos procesados en modo SIMD, la unidad de código ejecutable más pequeña y la forma de procesar una sola instrucción en todos los subprocesos al mismo tiempo.

En todas las GPU GCN, un "wavefront" consta de 64 subprocesos, y en todas las GPU Nvidia, un "warp" consta de 32 subprocesos.

La solución de AMD es atribuir múltiples frentes de onda a cada SIMD-VU. El hardware distribuye los registros a los diferentes frentes de onda, y cuando un frente de onda está esperando algún resultado, que se encuentra en la memoria, el CU Scheduler asigna a la SIMD-VU otro frente de onda. Los frentes de onda se atribuyen por SIMD-VU. Las SIMD-VU no intercambian frentes de onda. Se puede atribuir un máximo de 10 frentes de onda por SIMD-VU (por lo tanto, 40 por CU).

AMD CodeXL muestra tablas con la relación entre el número de SGPR y VGPR con el número de frentes de onda, pero esencialmente, para SGPRS es entre 104 y 512 por número de frentes de onda, y para VGPRS es 256 por número de frentes de onda.

Tenga en cuenta que, junto con las [[SSE|instrucciones SSE]], este concepto del nivel más básico de paralelismo a menudo se denomina "ancho de vector". El ancho del vector se caracteriza por el número total de bits que contiene.

==== Unidad vectorial SIMD ====
Cada Unidad Vectorial SIMD tiene:

* Una [[unidad aritmética lógica]] (ALU - Arithmetic Logic Unit) de vector de punto flotante y entero de 16 carriles
* Archivo de [[Registro (hardware)|registro de uso general]] vectorial (VGPR) de 64 KiB
* Un [[contador de programa]] de 48 bits
* Búfer de instrucciones para 10 frentes de onda (cada frente de onda es un grupo de 64 subprocesos, o el tamaño de un VGPR lógico)
* Un frente de onda de 64 hilos emite a una unidad SIMD de 16 carriles durante cuatro ciclos

Cada SIMD-VU tiene 10 búferes de instrucciones de frente de onda y se necesitan 4 ciclos para ejecutar un frente de onda.

=== Bloques de aceleración de audio y video ===
Muchas implementaciones de GCN suelen ir acompañadas de varios de los otros bloques [[Circuito integrado de aplicación específica|ASIC]] de AMD. Incluyendo, entre otros, el decodificador de video unificado, el motor de codificación de video y [[AMD TrueAudio]].

==== Motor de codificación de video ====
El motor de codificación de video es un [[Circuito integrado de aplicación específica|ASIC]] de [[Compresión de datos|codificación de video]], introducido por primera vez con la [[serie Radeon HD 7000]].<ref>{{Cita web|url=https://www.amd.com/Documents/UVD3_whitepaper.pdf|título=White Paper AMD UnifiedVideoDecoder (UVD)|fechaacceso=2017-05-20|fecha=2012-06-15}}</ref>

La versión inicial de VCE agregó soporte para codificar cuadros I y P [[H.264/MPEG-4 AVC|H.264]] en el formato de píxel [[YUV|YUV420]], junto con codificación temporal SVE y modo de codificación de pantalla, mientras que la segunda versión agregó soporte de cuadro B para cuadros I YUV420 y YUV444.

VCE 3.0 formó parte de la tercera generación de GCN, agregando escalado de video de alta calidad y el códec [[H.265|HEVC]] (H.265).

VCE 4.0 era parte de la arquitectura Vega y posteriormente fue reemplazado por Video Core Next.

=== Memoria virtual unificada ===
En una vista previa en 2011, AnandTech escribió sobre la memoria virtual unificada, compatible con Graphics Core Next.<ref name="anandUVM">{{Cita web|url=http://www.anandtech.com/show/4455/amds-graphics-core-next-preview-amd-architects-for-compute/6|título=Not Just A New Architecture, But New Features Too|fechaacceso=2014-7-11|fecha=2011-12-21|editorial=[[AnandTech]]}}</ref>
{{Galería de imágenes|File:Desktop computer bus bandwidths.svg|Arquitectura de computadora de escritorio clásica con una [[tarjeta gráfica]] distintiva sobre [[PCI Express]]. La CPU y la GPU tienen su memoria física distinta, con diferentes espacios de direcciones. Todos los datos deben copiarse a través del bus PCIe. Nota: el diagrama muestra los anchos de banda, pero no la [[latencia de la memoria]].|File:HSA-enabled virtual memory with distinct graphics card.svg|GCN admite "memoria virtual unificada", por lo tanto, permite [[copia cero]], en lugar de los datos, solo los [[Puntero (informática)|puntero]] se copian, "se pasan". Esta es una característica primordial de [[Heterogeneous System Architecture|HSA]].
| posición = center
| ancho = 320
| alto = 200
| líneas = 6|File:Integrated graphics with distinct memory allocation.svg|Las soluciones gráficas integradas (y [[AMD Accelerated Processing Unit|APU de AMD]] con [[TeraScale (microarquitectura)|Gráficos TeraScale]]) se ven afectadas por la ''memoria principal dividida'': una parte de la memoria del sistema se asigna a la GPU exclusivamente. La copia cero no es posible, los datos deben copiarse (a través del bus de memoria del sistema) de una partición a otra.|File:HSA-enabled integrated graphics.svg|[[AMD Accelerated Processing Unit|APU de AMD]] con ganancia de gráficos GCN de la "memoria principal unificada" que conserva el escaso ancho de banda.<ref>{{cite web |url=http://semiaccurate.com/2014/01/15 /technical-look-amds-kaveri-architecture/ |title=Microarquitectura Kaveri |date=15 de enero de 2014 |work=[[SemiPreciso]]}}</ref>
}}

=== Heterogeneous System Architecture (HSA) ===
[[Archivo:Linux_AMD_graphics_stack.svg|miniaturadeimagen| GCN incluye bloques de funciones de propósito especial para ser utilizados por HSA. El soporte para estos bloques de funciones está disponible a través de{{Mono|amdkfd}} desde el kernel de Linux 3.19.<ref>{{Cita web|url=http://cgit.freedesktop.org/~airlied/linux/commit/?h=drm-next&id=33f86ff62c4368c8d6bf3c76dc2fa416e3f90213|título=Merge AMDKFD|fechaacceso=2015-1-21|autor=Airlie|nombre=Dave|fecha=2014-11-26|editorial=[[freedesktop.org]]}}</ref>]]
Algunas de las características específicas de [[Heterogeneous System Architecture|HSA]] implementadas en el hardware necesitan soporte del [[Núcleo (informática)|kernel]] del sistema operativo (sus subsistemas) y/o de controladores de dispositivos específicos. Por ejemplo, en julio de 2014, AMD publicó un conjunto de 83 parches que se fusionarían con la [[Núcleo Linux|línea principal 3.17 del kernel de Linux]] para admitir sus tarjetas gráficas [[Radeon]] basadas en Graphics Core Next. El llamado controlador de kernel HSA reside en el directorio{{Mono|/drivers/gpu/hsa}}, mientras que los controladores de dispositivos gráficos [[Direct Rendering Manager|DRM]] residen en{{Mono|/drivers/gpu/drm}}<ref>{{Cita web|url=https://git.kernel.org/cgit/linux/kernel/git/stable/linux-stable.git/tree/drivers/gpu/drm|título=/drivers/gpu/drm|editorial=[[Kernel.org]]}}</ref> y aumente los controladores DRM ya existentes para las tarjetas Radeon.<ref>{{Cita web|url=http://lkml.iu.edu/hypermail/linux/kernel/1407.1/02923.html|título=[PATCH 00/83] AMD HSA kernel driver|fechaacceso=2014-7-11|fecha=2014-7-10|editorial=[[Linux kernel mailing list|LKML]]}}</ref> Esta primera implementación se centra en una sola [[AMD Accelerated Processing Unit|APU "Kaveri"]] y funciona junto con el controlador de gráficos del kernel Radeon (kgd) existente.
 

=== Planificadores de hardware ===
Los planificadores de hardware se utilizan para realizar la programación<ref name="TomsHWS">{{Cita noticia|url=http://www.tomshardware.com/reviews/amd-radeon-rx-480-polaris-10,4616.html|nombre=Chris|apellidos=Angelini|título=AMD Radeon RX 480 8GB Review|periódico=[[Tom's Hardware]]|fecha=2016-6-29|fechaacceso=2016-8-11|página=1}}</ref> y descargar la asignación de colas de cómputo a las ACE desde el controlador al hardware, almacenando en búfer estas colas hasta que haya al menos una cola vacía en al menos una ACE. Esto hace que el HWS asigne inmediatamente colas almacenadas en búfer a las ACE hasta que todas las colas estén llenas o no haya más colas para asignar de manera segura.<ref name="PolarisWhitePaper">{{Cita web|url=http://radeon.wpengine.netdna-cdn.com/wp-content/uploads/2016/08/Polaris-Architecture-Whitepaper-Final-08042016.pdf|título=Dissecting the Polaris Architecture|fechaacceso=2016-8-12|fecha=2016|urlarchivo=https://web.archive.org/web/20160920143439/http://radeon.wpengine.netdna-cdn.com/wp-content/uploads/2016/08/Polaris-Architecture-Whitepaper-Final-08042016.pdf|fechaarchivo=2016-9-20}}</ref>

Parte del trabajo de programación realizado incluye colas priorizadas que permiten que las tareas críticas se ejecuten con una prioridad más alta que otras tareas sin requerir que las tareas de menor prioridad se adelanten para ejecutar la tarea de alta prioridad, lo que permite que las tareas se ejecuten simultáneamente con las tareas de alta prioridad. programado para acaparar la GPU tanto como sea posible mientras permite que otras tareas usen los recursos que las tareas de alta prioridad no están usando.<ref name="TomsHWS"></ref> Estos son esencialmente motores de cómputo asíncronos que carecen de controladores de despacho.<ref name="TomsHWS"></ref> Se introdujeron por primera vez en la microarquitectura GCN de cuarta generación,<ref name="TomsHWS"></ref> pero estaban presentes en la microarquitectura GCN de tercera generación con fines de prueba interna.<ref>{{Cita noticia|url=http://www.pcper.com/reviews/Graphics-Cards/AMD-Radeon-RX-480-Review-Polaris-Promise/Polaris-Architecture-4th-Generation-|nombre=Ryan|apellidos=Shrout|título=The AMD Radeon RX 480 Review – The Polaris Promise|periódico=PC Perspective|página=2|fecha=2016-6-29|fechaacceso=2016-8-12|archive-url=https://web.archive.org/web/20161010184433/http://www.pcper.com/reviews/Graphics-Cards/AMD-Radeon-RX-480-Review-Polaris-Promise/Polaris-Architecture-4th-Generation-|fechaarchivo=2016-10-10}}</ref> Una actualización del controlador ha habilitado los programadores de hardware en piezas GCN de tercera generación para uso en producción.<ref name="TomsHWS"></ref>
=== Primitive Discard Accelerator ===
Esta unidad descarta los triángulos degenerados antes de que entren en el sombreador de vértices y los triángulos que no cubren ningún fragmento antes de que entren en el sombreador de fragmentos.<ref name="AnandTechPDA">{{Cita noticia|url=http://www.anandtech.com/show/10446/the-amd-radeon-rx-480-preview/3|nombre=Ryan|apellidos=Smith|título=The AMD Radeon RX 480 Preview: Polaris Makes Its Mainstream Mark|periódico=AnandTech|fecha=2016-6-29|fechaacceso=2016-8-11|página=3}}</ref> Esta unidad se introdujo con la microarquitectura GCN de cuarta generación.<ref name="AnandTechPDA" />

== Generaciones ==

=== Graphics Core Next 1 ===
La microarquitectura GCN 1 se utilizó en varias tarjetas gráficas de la [[serie Radeon HD 7000]].
[[Archivo:AMD@28nm@GCN_1st_gen@Tahiti@Radeon_HD_7950_GHz_Edition@1312_NCC858.00_512-0821065_Stack-DSC03197-DSC03218_-_ZS-retouched_(30132516316).jpg|miniaturadeimagen| Fotografía de la GPU Tahiti utilizada en las tarjetas gráficas Radeon HD 7950 GHz Edition]]

* Compatibilidad con direccionamiento de 64 bits (espacio de direcciones [[x86-64]]) con espacio de direcciones unificado para CPU y GPU<ref name="anandUVM"></ref>
** Soporte para [[PCI Express|PCI-E 3.0]]<ref>{{Cita web|url=http://www.techpowerup.com/149225/AMD-Radeon-HD-7000-Series-to-be-PCI-Express-3.0-Compliant.html|título=AMD Radeon HD 7000 Series to be PCI-Express 3.0 Compliant|fechaacceso=2011-07-21|editorial=TechPowerUp}}</ref>
** La GPU envía solicitudes de interrupción a la CPU en varios eventos (como [[Fallo de página|fallas de página]])
* Soporte para texturas parcialmente residentes,<ref>{{Cita web|url=http://pixelsmashers.com/?p=10341|título=AMD Details Next Gen. GPU Architecture|fechaacceso=2011-8-3}}</ref> que permiten el soporte de memoria virtual a través de extensiones [[DirectX]] y [[OpenGL]]
* Compatibilidad con AMD PowerTune, que ajusta dinámicamente el rendimiento para mantenerse dentro de un TDP específico<ref>{{Obra citada|título=AMD's Graphics Core Next (GCN) Architecture|apellidos=Tony Chen, Jason Greaves|url=http://meseec.ce.rit.edu/551-projects/fall2014/3-4.pdf|fechaacceso=2016-8-13|pub-periódica=AMD|fechaarchivo=18 de enero de 2023|urlarchivo=https://web.archive.org/web/20230118185910/http://meseec.ce.rit.edu/551-projects/fall2014/3-4.pdf|deadurl=yes}}</ref>
* Soporte para Manto (API)

Hay motores de cómputo asíncronos que controlan el cómputo y el despacho.<ref name="amd_final.pdf"></ref><ref>{{Cita web|url=http://www.anandtech.com/show/4455/amds-graphics-core-next-preview-amd-architects-for-compute/5|título=AMD's Graphics Core Next Preview: AMD's New GPU, Architected For Compute|fechaacceso=2014-7-15|fecha=2011-12-21|editorial=[[AnandTech]]|cita=AMD's new Asynchronous Compute Engines serve as the command processors for compute operations on GCN. The principal purpose of ACEs will be to accept work and to dispatch it off to the CUs for processing.}}</ref>

==== ZeroCore Power ====
ZeroCore Power es una tecnología de ahorro de energía inactiva prolongada que apaga las unidades funcionales de la GPU cuando no se usan.<ref>{{Cita web|url=http://www.anandtech.com/show/5261/amd-radeon-hd-7970-review/11|título=Managing Idle Power: Introducing ZeroCore Power|fechaacceso=2015-4-29|fecha=2011-12-22|sitioweb=AnandTech.com}}</ref> La tecnología AMD ZeroCore Power complementa [[AMD PowerTune]].

==== Chips ====
GPU discretas (familia de Southern Islands):

* Hainan
* Oland
* Cape Verde
* Pitcairn
* Tahiti

=== Graphics Core Next 2 ===
[[Archivo:AMD_PowerTune_Bonaire.svg|miniaturadeimagen| AMD PowerTune "Bonaire"]]
[[Archivo:AMD@28nm@GCN_2nd_gen@Hawaii@Radeon_R9_290@215-0852020@_DSCx2_polysilicon@5x_-_Flickr_-_FritzchensFritz.jpg|miniaturadeimagen| Fotografía de la GPU Hawaii utilizada en las tarjetas gráficas Radeon R9 290]]
La segunda generación de GCN se introdujo con [[Serie Radeon HD 7000|Radeon HD 7790]] y también se encuentra en [[Serie Radeon HD 8000|Radeon HD 8770]], R7 260/260X, R9 290/290X, R9 295X2, R7 360 y R9 390/390X, así como en [[Steamroller (microarquitectura)|Steamroller]]. APU de escritorio "Kaveri" y APU móviles "Kaveri" y en las APU "Beema" y "Mullins" basadas en [[Puma (microarquitectura)|Puma]]. Tiene múltiples ventajas sobre el GCN original, incluida la compatibilidad con [[FreeSync]], AMD TrueAudio y una versión revisada de la tecnología AMD PowerTune.

La segunda generación de GCN introdujo una entidad llamada "Shader Engine" (SE). Un Shader Engine consta de un procesador de geometría, hasta 44 CU (chip Hawaii), rasterizadores, [[Unidad de salida de renderizado|ROP]] y caché L1. No forma parte de un Shader Engine el procesador de comandos de gráficos, los 8 ACE, los controladores de memoria y caché L2, así como los aceleradores de audio y video, los controladores de pantalla, los 2 controladores [[Acceso directo a memoria|DMA]] y la interfaz [[PCI Express|PCIe]].

El A10-7850K "Kaveri" contiene 8 CU (unidades de cómputo) y 8 motores de cómputo asíncronos para la programación independiente y el envío de elementos de trabajo.<ref>{{Cita web|url=http://www.anandtech.com/show/7677/amd-kaveri-review-a8-7600-a10-7850k/7|título=AMD's Kaveri A10-7850K tested|fechaacceso=2014-7-7|fecha=2014-1-14|sitioweb=[[AnandTech]]}}</ref>

En AMD Developer Summit (APU) en noviembre de 2013, Michael Mantor presentó la Radeon R9 290X.<ref name="gs4152">{{Cita web|url=http://www.slideshare.net/DevCentralAMD/gs4152-michael-mantor|título=AMD Radeon R9-290X|fecha=2013-11-21}}</ref>

==== Chips ====
GPU discretas (familia Sea Islands):

* Bonaire
* Hawaii

integrado en las APU:

* Temash
* Kabini
* Liverpool (es decir, la APU que se encuentra en la PlayStation 4)
* Durango (es decir, la APU que se encuentra en Xbox One y Xbox One S)
* Kaveri
* Godavari
* Mullins
* Beema
* Carrizo-L

=== Graphics Core Next 3 ===
[[Archivo:AMD@28nm@GCN_3th_gen@Fiji@Radeon_R9_Nano@SPMRC_REA0356A-1539_215-0862120_DSCx1_polysilicon@5x.jpg|miniaturadeimagen| Foto de la GPU Fiji utilizada en las tarjetas gráficas Radeon R9 Nano]]
La tercera generación de GCN<ref>{{Cita web|url=http://images.anandtech.com/doci/9319/Slide%2019%20-%20GCN%20Overview.png|título=Carrizo Overview|fechaacceso=2018-7-20|sitioweb=Images.anandtech.com|formato=PNG}}</ref> se introdujo en 2014 con [[anexo:Unidades de procesamiento gráfico de AMD|Radeon R9 285]] y R9 M295X, que tienen la GPU "Tonga". Cuenta con un rendimiento de teselación mejorado, compresión de color delta sin pérdidas para reducir el uso de ancho de banda de memoria, un conjunto de instrucciones actualizado y más eficiente, un nuevo escalador de alta calidad para video y un nuevo motor multimedia (codificador/descodificador de video). La compresión de color Delta es compatible con Mesa.<ref>{{Cita web|url=http://lists.freedesktop.org/archives/mesa-dev/2015-October/096919.html|título=Add DCC Support|fecha=2015-10-11|sitioweb=Freedesktop.org}}</ref> Sin embargo, su rendimiento de doble precisión es peor en comparación con la generación anterior.<ref>{{Cita noticia|apellidos=Smith|nombre=Ryan|título=AMD Radeon R9 285 Review|url=http://www.anandtech.com/show/8460/amd-radeon-r9-285-review|fechaacceso=2017-3-13|sitio web=Anandtech.com|fecha=2014-9-10}}</ref>

==== Chips ====
GPU discretas:

* Tonga (familia Volcanic Islands), viene con UVD 5.0 (Unified Video Decoder)
* Fiji (familia (Pirate Islands), viene con UVD 6.0 y [[memoria de alto ancho de banda]] (HBM 1)

Integrado en las APU:

* Carrizo, viene con UVD 6.0
* Bristol Ridge<ref name="AMDGen7">{{Cita noticia|apellidos=Cutress|nombre=Ian|título=AMD Announces 7th Generation APU|url=http://www.anandtech.com/show/10362/amd-7th-generation-apu-bristol-ridge-stoney-ridge-for-notebooks|fechaacceso=2016-6-1|sitio web=Anandtech.com|fecha=2016-6-1}}</ref>
* Stoney Ridge<ref name="AMDGen7" />

=== Graphics Core Next 4 ===
[[Archivo:AMD@14nm@GCN_4th_gen@Polaris_11@Radeon_RX_460@1628_NAA2Y.1_215-0895088_DSCx4_polysilicon_layer@5x.jpg|miniaturadeimagen| Fotografía de la GPU Polaris 11 utilizada en las tarjetas gráficas Radeon RX 460]]
[[Archivo:AMD@14nm@GCN_4th_gen@Polaris_10@Radeon_RX_470@1622_M60J5.0A_215-0876204_DSCx1_polysilicon@5.jpg|miniaturadeimagen| Fotografía de la GPU Polaris 10 utilizada en las tarjetas gráficas Radeon RX 470]]
Las GPU de la familia Arctic Islands se introdujeron en el segundo trimestre de 2016 con la [[AMD Radeon RX serie 400|serie AMD Radeon RX 400]]. El motor 3D (es decir, GCA (matriz de gráficos y cómputo) o GFX) es idéntica a la que se encuentra en los chips Tonga.<ref name="RadeonFeatureMatrix">{{Cita web|url=https://www.x.org/wiki/RadeonFeature/#index6h2|título=RadeonFeature|sitioweb=www.x.org}}</ref> Pero Polaris presenta un motor de controlador de pantalla más nuevo, UVD versión 6.3, etc.

Todos los chips basados en Polaris que no sean Polaris 30 se producen en el proceso [[FinFET]] [[14 nanómetros|de 14 nm]], desarrollado por [[Samsung Electronics]] y con licencia para [[GlobalFoundries]].<ref>{{Cita web|url=http://www.guru3d.com/articles-pages/radeon-technologies-group-january-2016-amd-polaris-architecture,1.html|título=Radeon Technologies Group – January 2016 – AMD Polaris Architecture|sitioweb=Guru3d.com}}</ref> El Polaris 30 actualizado, un poco más nuevo, se basa en el nodo de proceso LP FinFET de 12 nm, desarrollado por Samsung y GlobalFoundries. La arquitectura del conjunto de instrucciones GCN de cuarta generación es compatible con la tercera generación. Es una optimización para 14&nbsp;nm Proceso FinFET que permite velocidades de reloj de GPU más altas que con la tercera generación de GCN.<ref name="anand_vega">{{Cita noticia|apellidos=Smith|nombre=Ryan|título=The AMD Vega Architecture Teaser: Higher IPC, Tiling, & More, coming in H1'2017|url=http://www.anandtech.com/show/11002/the-amd-vega-gpu-architecture-teaser|fechaacceso=2017-1-10|sitio web=Anandtech.com|fecha=2017-1-5}}</ref> Las mejoras arquitectónicas incluyen nuevos programadores de hardware, un nuevo acelerador de descarte primitivo, un nuevo controlador de pantalla y un UVD actualizado que puede decodificar HEVC a resoluciones 4K a 60 cuadros por segundo con 10 bits por canal de color.

==== Chips ====
GPU discretas:<ref>{{Cita web|url=http://videocardz.com/58634/amd-confirms-polaris-10-is-ellesmere-and-polaris-11-is-baffin|título=AMD confirms Polaris 10 is Ellesmere and Polaris 11 is Baffin|fechaacceso=2016-4-8|autor=WhyCry|fecha=2016-3-24|sitioweb=VideoCardz}}</ref>

* Polaris 10 (también con nombre en código [[Isla de Ellesmere|Ellesmere]]) que se encuentra en las tarjetas gráficas de marca "Radeon RX 470" y "Radeon RX 480"
* Polaris 11 (también con nombre en código [[Isla de Baffin|Baffin]]) que se encuentra en las tarjetas gráficas de la marca "Radeon RX 460" (también Radeon RX 560 '''D''')
* Polaris 12 (también con nombre en código Lexa) que se encuentra en las tarjetas gráficas de marca "Radeon RX 550" y "Radeon RX 540"
* Polaris 20, que es un Polaris 10 actualizado (proceso LPP [[Samsung Electronics|Samsung]]/[[GlobalFoundries|GloFo]] [[FinFET]] de [[14 nanómetros|14 nm]]) con relojes más altos, utilizado para tarjetas gráficas de marca "Radeon RX 570" y "Radeon RX 580"<ref>{{Cita web|url=https://www.3dcenter.org/news/fast-vollstaendige-hardware-daten-zu-amds-radeon-rx-500-serie-geleakt|título=Fast vollständige Hardware-Daten zu AMDs Radeon RX 500 Serie geleakt|sitioweb=www.3dcenter.org}}</ref>
* Polaris 21, que es un renovado (LPP Samsung/GloFo FinFET de 14&nbsp;nm) Polaris 11, utilizado para tarjetas gráficas de la marca "Radeon RX 560"
* Polaris 22, que se encuentra en las tarjetas gráficas de marca "Radeon RX Vega M GH" y "Radeon RX Vega M GL" (como parte de [[Kaby Lake|Kaby Lake-G]])
* Polaris 23, que es un renovado ( LPP Samsung/GloFo FinFET de 14&nbsp;nm) Polaris 12, utilizado para tarjetas gráficas de marca "Radeon Pro WX 3200" y "Radeon RX 540X" (también Radeon RX 640)<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-polaris-23.g920|título=AMD Polaris 23|fechaacceso=2022-05-12|sitioweb=TechPowerUp}}</ref>
* Polaris 30, que es un Polaris 20 actualizado (proceso LP GloFo FinFET de 12 nm) con relojes más altos, utilizado para tarjetas gráficas de la marca "Radeon RX 590"<ref>{{Cita web|url=https://www.anandtech.com/show/13570/the-amd-radeon-rx-590-review|título=The AMD Radeon RX 590 Review, feat. XFX & PowerColor: Polaris Returns (Again)|fechaacceso=2018-11-24|autor=Oh|nombre=Nate|fecha=2018-11-15|sitioweb=anandtech.com}}</ref>

Además de las GPU dedicadas, Polaris se utiliza en las APU de PlayStation 4 Pro y Xbox One X, denominadas "Neo" y "Scorpio", respectivamente.

==== Rendimiento de precisión ====
El rendimiento de FP64 de todas las GPU GCN de 4.ª generación es <sup>1</sup>/<sub>16</sub> del rendimiento de FP32.

=== Graphics Core Next 5 ===
[[Archivo:AMD@14nm@GCN_5th_gen@Vega10@Radeon_RX_Vega_64@ES-Sample@_DSCx6_polysilicon_microscope_stitched@5x.jpg|miniaturadeimagen| Fotografía de la GPU Vega 10 utilizada en las tarjetas gráficas Radeon RX Vega 64]]
AMD comenzó a publicar detalles de su próxima generación de arquitectura GCN, denominada "Unidad de cómputo de próxima generación", en enero de 2017.<ref name="anand_vega"></ref><ref>{{Cita noticia|apellidos=Kampman|nombre=Jeff|título=The curtain comes up on AMD's Vega architecture|url=http://techreport.com/review/31224/the-curtain-comes-up-on-amd-vega-architecture|fechaacceso=2017-1-10|sitio web=TechReport.com|fecha=2017-1-5}}</ref><ref>{{Cita noticia|apellidos=Shrout|nombre=Ryan|título=AMD Vega GPU Architecture Preview: Redesigned Memory Architecture|url=https://www.pcper.com/reviews/Graphics-Cards/AMD-Vega-GPU-Architecture-Preview-Redesigned-Memory-Architecture|fechaacceso=2017-1-10|editorial=PC Perspective|fecha=2017-1-5}}</ref> Se esperaba que el nuevo diseño aumentara las [[Instrucciones por ciclo|instrucciones por reloj]], [[Frecuencia de reloj|velocidades de reloj]] más altas, soporte para [[Memoria de alto ancho de banda|HBM2]], un [[espacio de direcciones]] de memoria más grande. Los conjuntos de chips de gráficos discretos también incluyen "HBCC (controlador de caché de alto ancho de banda)", pero no cuando están integrados en las APU.<ref>{{Cita noticia|apellidos=Kampman|nombre=Jeff|título=AMD's Ryzen 7 2700U and Ryzen 5 2500U APUs revealed|url=https://techreport.com/review/32743/amd-ryzen-7-2700u-and-ryzen-5-2500u-apus-revealed|fechaacceso=2017-10-26|sitio web=Techreport.com|fecha=2017-10-26}}</ref> Además, se esperaba que los nuevos chips incluyeran mejoras en las unidades de salida [[Rasterización|de Rasterización]] y [[Unidad de salida de renderizado|Render]]. Los [[Modelo de sombreadores unificados|procesadores de flujo]] están muy modificados con respecto a las generaciones anteriores para admitir la tecnología Rapid Pack Math de matemáticas empaquetadas para números de 8 bits, 16 bits y 32 bits. Con esto, existe una ventaja de rendimiento significativa cuando se acepta una menor precisión (por ejemplo: procesar dos números de precisión media a la misma velocidad que un solo número de [[Formato en coma flotante de simple precisión|precisión]]).

Nvidia introdujo la rasterización y el binning basados en mosaicos con [[Maxwell (microarquitectura)|Maxwell]],<ref>{{Cita web|url=https://www.techpowerup.com/231129/on-nvidias-tile-based-rendering|título=On NVIDIA's Tile-Based Rendering|autor=Raevenlord|fecha=2017-3-1|sitioweb=techPowerUp}}</ref> y esta fue una razón importante para el aumento de la eficiencia de Maxwell. En enero, AnandTech asumió que Vega finalmente se pondría al día con Nvidia con respecto a las optimizaciones de eficiencia energética debido al nuevo "DSBR (Draw Stream Binning Rasterizer)" que se presentará con Vega.<ref>{{Cita web|url=http://www.anandtech.com/show/11002/the-amd-vega-gpu-architecture-teaser/3|título=Vega Teaser: Draw Stream Binning Rasterizer|sitioweb=Anandtech.com}}</ref>

También agregó soporte para una nueva etapa de [[Sombreador|sombreado]]: sombreadores primitivos.<ref>{{Cita web|url=http://www.trustedreviews.com/news/amd-vega-specs-performance-release-date-technology-explained|título=Radeon RX Vega Revealed: AMD promises 4K gaming performance for $499 – Trusted Reviews|fecha=2017-7-31|sitioweb=Trustedreviews.com|fechaacceso=23 de febrero de 2023|fechaarchivo=14 de julio de 2017|urlarchivo=https://web.archive.org/web/20170714133733/http://www.trustedreviews.com/news/amd-vega-specs-performance-release-date-technology-explained|deadurl=yes}}</ref><ref name="auto">{{Cita web|url=http://techreport.com/review/31224/the-curtain-comes-up-on-amd-vega-architecture/2|título=The curtain comes up on AMD's Vega architecture|sitioweb=Techreport.com|fechaacceso=23 de febrero de 2023|fechaarchivo=1 de septiembre de 2017|urlarchivo=https://web.archive.org/web/20170901070012/http://techreport.com/review/31224/the-curtain-comes-up-on-amd-vega-architecture/2|deadurl=yes}}</ref> Los sombreadores primitivos proporcionan un procesamiento de geometría más flexible y reemplazan los [[Sombreador|sombreadores]] [[Sombreador|de vértices]] y geometría en una canalización de representación. A partir de diciembre de 2018, los sombreadores primitivos no se pueden usar porque aún no se han realizado los cambios requeridos en la API.<ref>{{Cita web|url=https://techreport.com/news/33153/radeon-rx-vega-primitive-shaders-will-need-api-support|título=Radeon RX Vega primitive shaders will need API support|fechaacceso=2018-12-29|autor=Kampman|nombre=Jeff|fecha=2018-1-23|sitioweb=Techreport.com}}</ref>

Vega 10 y Vega 12 usan el proceso [[FinFET]] de [[14 nanómetros|14&nbsp;nm]], desarrollado por [[Samsung Electronics]] y licenciado a [[GlobalFoundries]]. Vega 20 utiliza el Proceso FinFET de [[7 nanómetros|7&nbsp;nm]] desarrollado por [[TSMC]].

==== Chips ====
GPU discretas:

* Vega 10 (proceso [[Samsung Electronics|Samsung]]/[[GlobalFoundries|GloFo]] [[FinFET]] de [[14 nanómetros|14&nbsp;nm]]) (también con nombre en código [[Groenlandia|Greenland]]<ref>{{Cita web|url=https://github.com/RadeonOpenCompute/ROCm-OpenCL-Runtime/blob/master/compiler/lib/utils/v0_8/libUtils.cpp|título=ROCm-OpenCL-Runtime/libUtils.cpp at master · RadeonOpenCompute/ROCm-OpenCL-Runtime|fechaacceso=2018-11-10|fecha=2017-5-3|sitioweb=github.com}}</ref>) que se encuentra en "Radeon RX Vega 64", "Radeon RX Vega 56", "Radeon Vega Frontier Edition", "Radeon Pro V340", Radeon Pro WX 9100 y Tarjetas gráficas Radeon Pro WX 8200<ref>{{Cita noticia|título=The AMD Radeon RX Vega 64 & RX Vega 56 Review: Vega Burning Bright|url=https://www.anandtech.com/show/11717/the-amd-radeon-rx-vega-64-and-56-review|fechaacceso=2017-11-16|sitio web=Anandtech.com|fecha=2017-8-14}}</ref>
* Vega 12 (proceso Samsung/GloFo FinFET de 14&nbsp;nm) que se encuentran en las tarjetas gráficas móviles de las marcas "Radeon Pro Vega 20" y "Radeon Pro Vega 16" <ref>{{Cita noticia|título=AMD's Vega Mobile Lives: Vega Pro 20 & 16 in Updated MacBook Pros In November|url=https://www.anandtech.com/show/13532/amds-vega-mobile-lives-vega-pro-20-16-in-november|fechaacceso=2018-11-10|sitio web=Anandtech.com|fecha=2018-10-30}}</ref>
* Vega 20 (proceso [[TSMC]] FinFET de [[7 nanómetros|7&nbsp;nm]]) que se encuentran en las tarjetas aceleradoras de marca "Radeon Instinct MI50" y "Radeon Instinct MI60",<ref>{{Cita noticia|título=AMD Announces Radeon Instinct MI60 & MI50 Accelerators: Powered By 7nm Vega|url=https://www.anandtech.com/show/13562/amd-announces-radeon-instinct-mi60-mi50-accelerators-powered-by-7nm-vega|fechaacceso=2018-11-10|sitio web=Anandtech.com|fecha=2018-11-06}}</ref> tarjetas gráficas de marca "Radeon Pro Vega II" y "Radeon VII".<ref>{{Cita web|url=https://www.amd.com/en/press-releases/2019-01-09-amd-unveils-world-s-first-7nm-gaming-gpu-delivering-exceptional|título=AMD Unveils World’s First 7nm Gaming GPU – Delivering Exceptional Performance and Incredible Experiences for Gamers, Creators and Enthusiasts|fechaacceso=2023-2-22|fecha=2019-9-1}}</ref>

Integrado en las APU:

* Raven Ridge<ref>{{Cita noticia|apellidos=Ferreira|nombre=Bruno|título=Ryzen Mobile APUs are coming to a laptop near you|url=https://techreport.com/news/31918/ryzen-mobile-apus-are-coming-to-a-laptop-near-you|fechaacceso=2017-05-16|editorial=Tech Report|fecha=2017-05-16}}</ref> vino con VCN 1 que reemplaza a VCE y UVD y permite la decodificación VP9 de función fija completa.

==== Rendimiento de precisión ====
El [[Formato en coma flotante de doble precisión|rendimiento de punto flotante de doble precisión (FP64)]] de todas las GPU GCN de 5.ª generación, excepto Vega 20, es <sup>1</sup>/<sub>16</sub> del rendimiento de FP32. Para Vega 20 con Radeon Instinct, esto es <sup>1</sup>/<sub>2</sub> del rendimiento de FP32. Para Vega 20 con Radeon VII esto es <sup>1</sup>/<sub>4</sub> del rendimiento de FP32.<ref>{{Cita web|url=https://www.amd.com/en/press-releases/2018-11-06-next-era-artificial-intelligence-and-high-performance-computing-hpc|título=AMD Unveils World’s First 7nm Datacenter GPUs -- Powering the Next Era of Artificial Intelligence, Cloud Computing and High Performance Computing (HPC)|fechaacceso=2022-2-23|fecha=2018-6-11}}</ref> Todas las GPU de 5.ª generación de GCN admiten cálculos de punto flotante de precisión media (FP16), que es el doble del rendimiento de FP32.

== Comparación de chips GCN ==

* La tabla contiene solo chips de GPU discretos (incluido el móvil). Los chips APU (IGP) y de consola no se enumeran.

{| class="wikitable mw-datatable" style="font-size: 90%; text-align: center;"
![[Conjunto de instrucciones|ISA]]
! colspan="16" |Graphics Core Next<ref>{{Cita web|url=https://www.x.org/wiki/RadeonFeature/|título=RadeonFeature|fechaacceso=2022-11-21|sitioweb=x.Org}}</ref>
|-
!Microarquitectura
! colspan="5" |GCN&nbsp;1
! colspan="2" |GCN&nbsp;2
! colspan="3" |GCN&nbsp;3
! colspan="3" |GCN&nbsp;4
! colspan="3" |GCN&nbsp;5
|-
!Chip
!Tahiti<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-tahiti.g120|título=AMD Tahiti GPU Specs|fechaacceso=2022-11-20|sitioweb=TechPowerUp}}</ref>
!Pitcairn<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-pitcairn.g420|título=AMD Pitcairn GPU Specs|fechaacceso=2022-11-20|sitioweb=TechPowerUp}}</ref>
!Cape Verde<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-cape-verde.g100|título=AMD Cape Verde GPU Specs|fechaacceso=2022-11-20|sitioweb=TechPowerUp}}</ref>
!Oland<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-oland.g389|título=AMD Oland GPU Specs|fechaacceso=2022-11-20|sitioweb=TechPowerUp}}</ref>
!Hainan<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-hainan.g817|título=AMD Hainan GPU Specs|fechaacceso=2022-11-20|sitioweb=TechPowerUp}}</ref>
!Bonaire<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-bonaire.g568|título=AMD Bonaire GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
!Hawaii<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-hawaii.g738|título=AMD Hawaii GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
!Topaz<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-topaz.g766|título=AMD Topaz GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
!Tonga<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-tonga.g768|título=AMD Tonga GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
!Fiji<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-fiji.g774|título=AMD Fiji GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
!Ellesmere<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-ellesmere.g795|título=AMD Ellesmere GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
!Baffin<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-baffin.g796|título=AMD Baffin GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
!Lexa<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-lexa.g806|título=AMD Lexa GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
!Vega 10<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-vega-10.g800|título=AMD Vega 10 GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
!Vega 12<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-vega-12.g859|título=AMD Vega 12 GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
!Vega 20<ref>{{Cita web|url=https://www.techpowerup.com/gpu-specs/amd-vega-20.g848|título=AMD Vega 20 GPU Specs|fechaacceso=2022-11-21|sitioweb=TechPowerUp}}</ref>
|-
![[Nombre en clave]]<sup>1</sup>
| style="vertical-align:top;" |''?''
| style="vertical-align:top;" |''?''
| style="vertical-align:top;" |''?''
| style="vertical-align:top;" |''Tiran''
| style="vertical-align:top;" |''?''
| style="vertical-align:top;" |''?''
| style="vertical-align:top;" |''Ibiza''
| style="vertical-align:top;" |''Iceland''
| style="vertical-align:top;" |''?''
| style="vertical-align:top;" |''?''
| style="vertical-align:top;" |''Polaris&nbsp;10''
| style="vertical-align:top;" |''Polaris&nbsp;11''
| style="vertical-align:top;" |''Polaris&nbsp;12''
| style="vertical-align:top;" |''Greenland''
| style="vertical-align:top;" |''Treasure&nbsp;Refresh''
| style="vertical-align:top;" |''Moonshot''
|-
!Variantes del chip 
| style="vertical-align:top;" |New&nbsp;Zealand<br /><br />Malta
| style="vertical-align:top;" |Wimbledon
Curacao
Neptune
Trinidad
| style="vertical-align:top;" |Chelsea
Heathrow
Venus
Tropo
| style="vertical-align:top;" |Mars
Opal
Litho
| style="vertical-align:top;" |Sun
Jet
Exo
Banks
| style="vertical-align:top;" |Saturn
Tobago
Strato
Emerald
| style="vertical-align:top;" |Vesuvius
Grenada
| style="vertical-align:top;" |Meso
Weston
Polaris&nbsp;24
| style="vertical-align:top;" |Amethyst
Antigua
| style="vertical-align:top;" |Capsaicin
| style="vertical-align:top;" |Polaris 20
Polaris&nbsp;30
| style="vertical-align:top;" |Polaris&nbsp;21
| style="vertical-align:top;" |Polaris&nbsp;23
| {{N/a}}
| {{N/a}}
| {{N/a}}
|-
![[Fabricación de circuitos integrados|Fabricación]]
| colspan="10" |[[TSMC]]&nbsp;28&nbsp;nm
| colspan="5" |[[GlobalFoundries]]&nbsp;14&nbsp;nm&nbsp;/&nbsp;12&nbsp;nm&nbsp;(Polaris&nbsp;30)
|[[TSMC]]&nbsp;7&nbsp;nm
|-
!Tamaño del chip (mm<sup>2</sup>)
|352 / 365&nbsp;(Malta)
|212
|123
|77
|56
|160
|438
|125
|366
|596
|232
|123
|103
|495|| {{Unknown}} 
|331
|-
!Transistores (millones)
|4,313
|2,800
|1,500
|950
|690
|2,080
|6,200
|1,550
|5,000
|8,900
|5,700
|3,000
|2,200
|12,500|| {{Unknown}} 
|13,230
|-
!Densidad de transistores (MTr/mm<sup>2</sup>)
|12.3 / 12.8&nbsp;(Malta)
|13.2
|12.2
| colspan="2" |12.3
|13.0
|14.2
|12.4
|13.7
|14.9
|24.6
|24.4
|21.4
|25.3|| {{Unknown}} 
|40.0
|-
!Planificadores de Hardware
| colspan="10" {{N/a}} 
| colspan="4" |2|| {{Dunno}} 
|2
|-
!Motores de cómputo asincrónicos
| colspan="6" |2
|8|| {{Dunno}} 
| colspan="2" |8
| colspan="4" |4|| {{Dunno}} 
|4
|-
!Motores de geometría
| colspan="2" |2
| colspan="3" |1
|2|| {{N/a}} || {{Dunno}} || colspan="5" {{N/a}} 
|4|| {{Dunno}} 
|4
|-
!Motores de sombreador
| colspan="6" {{N/a}} 
|4|| {{Dunno}} 
| colspan="3" |4
| colspan="2" |2|| colspan="3" {{N/a}}
|-
!Unidades de cómputo
|32
|20
|10 / 8 (Chelsea)
|6
|5 / 6 (Jet)
|14
|44
|6
|32
|64
|36
|16
|10
|64
|20
|64
|-
![[Modelo de sombreadores unificados|Stream processors]]
|2048
|1280
|640 / 512 (Chelsea)
|384
|320 / 384 (Jet)
|896
|2816
|384
|2048
|4096
|2034
|1024
|640
|4096
|1280
|4096
|-
![[Unidad de mapeo de texturas]]
|128
|80
|40 / 32 (Chelsea)
|24
|20 / 24 (Jet)
|56
|176
|24
|128
|256
|144
|64
|40
|256
|80
|256
|-
![[Unidad de salida de renderizado]]
| colspan="2" |32
|16
| colspan="2" |8
|16
|64
|8
|32
|64
|32
| colspan="2" |16
|64
|32
|64
|-
!Z/Stencil OPS
| colspan="2" |128
|64
| colspan="2" |16
|64
|256
|16
|128
|256|| colspan="6" {{N/a}} 
|-
![[Caché (informática)|Caché]] L1 (KB)
| colspan="16" |16 por unidad de cómputo (CU)
|-
!Caché L2 (KB)
|768
|512
| colspan="2" |256
|128 / 256 (Jet)
|256
|1024
|256
|768
| colspan="2" |2048
|1024
|512
|4096
|1024
|4096
|-
!Display core engine
| colspan="3" |6.0
|6.4|| {{N/a}} 
|8.2
|8.5|| {{N/a}} 
| colspan="2" |10.0
| colspan="3" |11.2
| colspan="2" |12.0
|12.1
|-
!Decodificador de video unificado
|3.2
| colspan="3" |4.0|| {{N/a}} 
| colspan="2" |4.2|| {{N/a}} 
|5.0
|6.0
| colspan="3" |6.3
| colspan="2" |7.0
|7.2
|-
!Motor de codificación de video
| colspan="4" |1.0|| {{N/a}} 
| colspan="2" |2.0|| {{N/a}} 
| colspan="3" |3.0
| colspan="2" |3.4
| colspan="2" |4.0
|4.1
|-
!Lanzamiento<sup>2</sup>
|Diciembre 2011
|Marzo 2012
|Febrero 2012
|Enero 2013
|Mayo 2015
|Marzo 2013
|Octubre 2013
|2014
|Agosto 2014
|Junio 2015
|Junio 2016
|Agosto 2016
|Abril 2017
|Junio 2017
|Noviembre 2018
|Noviembre 2018
|-
!Notas
|
|
|
|
|mobile/OEM
|
|
|mobile/OEM
|
|
|
|
|
|
|mobile
|
|}
<sup>'''1'''</sup> Los nombres de código antiguos como Treasure (Lexa) o Hawaii Refresh (Ellesmere) no se incluyen en la lista.

<sup>'''2'''</sup> Fecha de lanzamiento inicial. No se enumeran las fechas de lanzamiento de variantes de chips como Polaris 20 (abril de 2017).

== Véase también ==
* U[[anexo:Unidades de procesamiento gráfico de AMD|nidades de procesamiento de gráficos de AMD]]

== Referencias ==
{{Listaref|2}}

== Enlaces externos ==
* [https://www.amd.com/en/technologies/gcn/ Sitio web oficial AMD.com Graphics Core Next (GCN)]

{{Control de autoridades}}
[[Categoría:Programación paralela]]
[[Categoría:Introducciones relacionadas a la ciencia de la computación de 2012]]
[[Categoría:Microarquitecturas de Advanced Micro Devices]]
[[Categoría:Microarquitecturas gráficas]]