DDR5 SDRAM：修订间差异
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| ⚫ | 据[[英特爾]]公司Geof Findley稱，[[JEDEC]]計畫在2016年發佈DDR5 SDRAM規範，該種記憶體將在2020年向[[終端使用者]]提供。截至2017年2月，JEDEC部分規範信息已經公开。<ref>{{cite web|title=JEDEC Memory Workshops: DDR5, NVDIMM-P, DRAM Tutorial|url=https://www.jedec.org/memory-workshops-2017|accessdate=2017-03-30|author=|date=|format=|website=JEDEC|publisher=|language=en|archive-url=https://web.archive.org/web/20170316025951/https://www.jedec.org/memory-workshops-2017|archive-date=2017-03-16|dead-url=no}}</ref><ref>{{cite web|title=DDR5記憶體終於殺到！一個悲凉英雄|url=http://news.mydrivers.com/1/496/496124.htm|accessdate=2017-02-13|author=|date=|format=|website=快科技|publisher=|language=zh-CN|archive-url=https://web.archive.org/web/20170214102024/http://news.mydrivers.com/1/496/496124.htm|archive-date=2017-02-14|dead-url=no}}</ref><ref name="my20202">{{cite web|title=DDR5記憶體詳细規格公布：2020年普及！|url=http://news.mydrivers.com/1/496/496349.htm|accessdate=2017-02-13|author=|date=|format=|website=快科技|publisher=|language=zh-CN|archive-url=https://web.archive.org/web/20170214102700/http://news.mydrivers.com/1/496/496349.htm|archive-date=2017-02-14|dead-url=no}}</ref>而2017年4月的新聞顯示，JEDEC宣布將在當年6月公布更多信息，DDR5設計規範將於次年出爐<ref>{{cite web|title=JEDEC：比DDR4快兩倍的DDR5將在明年底定|url=http://www.ithome.com.tw/news/113232|accessdate=2017-09-22|author=|date=2017-04-03|format=|website=iThome|publisher=|language=zh-TW|archive-url=https://web.archive.org/web/20170922200821/http://www.ithome.com.tw/news/113232|archive-date=2017-09-22|dead-url=no}}</ref>。 |
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2018年11月，SK海力士宣布研發完成，預計2020年量產。<ref>{{Cite web|title=SK 海力士發表次代記憶體 DDR5，滿足大數據、AI 需求|url=https://technews.tw/2018/11/15/sk-hynix-announces-1ynm-16gb-ddr5-dram/|accessdate=2019-04-25|work=TechNews 科技新報|language=zh-TW|archive-url=https://web.archive.org/web/20190425070156/https://technews.tw/2018/11/15/sk-hynix-announces-1ynm-16gb-ddr5-dram/|archive-date=2019-04-25|dead-url=no}}</ref> {{來源請求|2021年，[[十銓科技]]率先上市DDR5 4800 16X2套件記憶體。}} |
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== 内存芯片 == |
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虽然前几代[[SDRAM]]允许使用由内存芯片和无源布线（加上[[SPD|小型串行检测]]ROM）组成的无缓冲 [[DIMM]]，但 DDR5 DIMM 需要额外的缓冲电路，使得 DIMM 的接口不同于 RAM 芯片本身的接口。 |
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DDR5 LRDIMM 使用 12V 电压，UDIMM 使用 5V 电压。DDR5 DIMM 仅提供 3.3 V 的管理接口电源，<ref>{{Cite web |title=Wayback Machine |url=https://mis-prod-koce-producthomepage-cdn-01-blob-ep.azureedge.net/web/TR-20210526195932644.pdf |website=web.archive.org |access-date=2022-07-29 |archive-date=2021-10-29 |archive-url=https://web.archive.org/web/20211029163115/https://mis-prod-koce-producthomepage-cdn-01-blob-ep.azureedge.net/web/TR-20210526195932644.pdf |dead-url=unfit }}</ref>并使用板载电路（[[電源管理IC|电源管理集成电路]]和相关的组件）转换为内存芯片所需的较低电压。接近使用点的最终电压调节可提供更稳定的电源，并反映了 CPU [[稳压器]]的发展。 |
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与 DDR4 不同，所有 DDR5 芯片都具有芯片内[[纠错内存|ECC]]，在将数据发送到 CPU 之前检测并纠正错误。但是，这与内存模块上带有额外数据校正芯片的真正ECC 内存不同。DDR5 的纠错是为了提高可靠性并允许使用更密集的 RAM 芯片，从而降低每个芯片的缺陷率。但请注意，DDR5 DIMM 仍有 ECC 变体。该变体有额外的电路到 CPU 以发送错误检测数据，让 CPU 检测和纠正传输过程中发生的错误。<ref>{{Citation|title=Why DDR5 does NOT have ECC (by default)|url=https://www.youtube.com/watch?v=XGwcPzBJCh0|accessdate=2022-07-29|language=zh-CN|archive-date=2022-07-29|archive-url=https://web.archive.org/web/20220729045537/https://www.youtube.com/watch?v=XGwcPzBJCh0|dead-url=no}}</ref> |
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2017年9月22日，[[Rambus]]宣布在[[实验室]]中实现完整功能的DDR5 DIMM芯片，预期2019年量产<ref>{{cite web|title=还记得被Rambus统治的恐惧吗？他们这次要首发DDR5内存|url=http://diy.pconline.com.cn/1000/10004344.html|accessdate=2017-09-22|date=2017-09-22}}</ref><ref name=eettaiwan>{{cite web|title=DDR5可望成為下一代主流記憶體介面？|url=https://www.eettaiwan.com/news/article/20170922NT01-ddr5-next-gen-memory-interface|website=eettaiwan|accessdate=2017-09-22|date=2017-09-22}}</ref>。而2018年11月，SK海力士宣布研發完成，預計2020年量產。<ref>{{Cite web|title=SK 海力士發表次代記憶體 DDR5，滿足大數據、AI 需求|url=https://technews.tw/2018/11/15/sk-hynix-announces-1ynm-16gb-ddr5-dram/|work=TechNews 科技新報|accessdate=2019-04-25|language=zh-TW}}</ref> |
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== 雙控制器雙通道 == |
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處理器對每条 [[DIMM]] 内存，均設有两个独立控制器，架構上兩條記憶體組成雙控制器雙通道。虽然早期的 SDRAM 有一条 [[控制器區域網路|CA]]（命令/地址）总线控制 64 条（用于非 ECC）或 72 条（用于 ECC）数据线，但在 DDR5 DIMM 时则由两条 CA 总线控制：32 条（非 ECC）或 40 条（ECC）数据每条线，总共 64 或 80 条数据线。该总线宽度乘以两倍的最小-{zh-hans:突发;zh-hant:突發}-长度（16 字节）保留了 64 字节的最小访问大小，这与 [[X86|x86 微处理器]]使用的高速缓存行大小相匹配。 |
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== 參考資料 == |
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2024年11月11日 (一) 06:57的最新版本
 | 此條目可参照英語維基百科相應條目来扩充。 |
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| 研發商 | JEDEC |
|---|---|
| 类型 | SDRAM |
| 产品世代 | 5代 |
| 发布日期 | 2020年7月14日[1] |
| 前代機種 | DDR4 SDRAM |
| 计算机存储器类型 |
|---|
| 易失性存储器 |
| RAM |
| 发展中 |
| 历史上 |
| 非易失性存储器 |
| ROM |
| 非揮發性隨機存取記憶體 |
| 早期非易失性随机存取存储器 |
| 磁式 |
| 光學式 |
| 发展中 |
| 历史上 |
第五代雙倍資料率同步動態隨機存取記憶體（英語：double data rate fifth-generation synchronous dynamic random-access memory，縮寫DDR5 SDRAM）是一種高頻寬電腦記憶體規格。它屬於SDRAM家族的記憶體產品。
据英特爾公司Geof Findley稱，JEDEC計畫在2016年發佈DDR5 SDRAM規範，該種記憶體將在2020年向終端使用者提供。截至2017年2月，JEDEC部分規範信息已經公开。[2][3][4]而2017年4月的新聞顯示，JEDEC宣布將在當年6月公布更多信息，DDR5設計規範將於次年出爐[5]。
2018年11月，SK海力士宣布研發完成，預計2020年量產。[6] 2021年，十銓科技率先上市DDR5 4800 16X2套件記憶體。[來源請求]
内存芯片
[编辑]虽然前几代SDRAM允许使用由内存芯片和无源布线（加上小型串行检测ROM）组成的无缓冲 DIMM，但 DDR5 DIMM 需要额外的缓冲电路，使得 DIMM 的接口不同于 RAM 芯片本身的接口。
DDR5 LRDIMM 使用 12V 电压，UDIMM 使用 5V 电压。DDR5 DIMM 仅提供 3.3 V 的管理接口电源，[7]并使用板载电路（电源管理集成电路和相关的组件）转换为内存芯片所需的较低电压。接近使用点的最终电压调节可提供更稳定的电源，并反映了 CPU 稳压器的发展。
与 DDR4 不同，所有 DDR5 芯片都具有芯片内ECC，在将数据发送到 CPU 之前检测并纠正错误。但是，这与内存模块上带有额外数据校正芯片的真正ECC 内存不同。DDR5 的纠错是为了提高可靠性并允许使用更密集的 RAM 芯片，从而降低每个芯片的缺陷率。但请注意，DDR5 DIMM 仍有 ECC 变体。该变体有额外的电路到 CPU 以发送错误检测数据，让 CPU 检测和纠正传输过程中发生的错误。[8]
雙控制器雙通道
[编辑]處理器對每条 DIMM 内存，均設有两个独立控制器，架構上兩條記憶體組成雙控制器雙通道。虽然早期的 SDRAM 有一条 CA（命令/地址）总线控制 64 条（用于非 ECC）或 72 条（用于 ECC）数据线，但在 DDR5 DIMM 时则由两条 CA 总线控制：32 条（非 ECC）或 40 条（ECC）数据每条线，总共 64 或 80 条数据线。该总线宽度乘以两倍的最小突发长度（16 字节）保留了 64 字节的最小访问大小，这与 x86 微处理器使用的高速缓存行大小相匹配。
參考資料
[编辑]- ^ Smith, Ryan. DDR5 Memory Specification Released: Setting the Stage for DDR5-6400 And Beyond. AnandTech. 2020-07-14 [2020-07-15]. （原始内容存档于2021-04-05）.
- ^ JEDEC Memory Workshops: DDR5, NVDIMM-P, DRAM Tutorial. JEDEC. [2017-03-30]. （原始内容存档于2017-03-16） （英语）.
- ^ DDR5記憶體終於殺到！一個悲凉英雄. 快科技. [2017-02-13]. （原始内容存档于2017-02-14） （中文（中国大陆））.
- ^ DDR5記憶體詳细規格公布：2020年普及！. 快科技. [2017-02-13]. （原始内容存档于2017-02-14） （中文（中国大陆））.
- ^ JEDEC：比DDR4快兩倍的DDR5將在明年底定. iThome. 2017-04-03 [2017-09-22]. （原始内容存档于2017-09-22） （中文（臺灣））.
- ^ SK 海力士發表次代記憶體 DDR5，滿足大數據、AI 需求. TechNews 科技新報. [2019-04-25]. （原始内容存档于2019-04-25） （中文（臺灣））.
- ^ Wayback Machine (PDF). web.archive.org. [2022-07-29]. 原始内容存档于2021-10-29.
- ^ Why DDR5 does NOT have ECC (by default), [2022-07-29], （原始内容存档于2022-07-29） （中文（中国大陆））