逻辑综合：修订间差异
删除的内容 添加的内容
无编辑摘要 |
小无编辑摘要 |
||
| 第1行： | 第1行： | ||
'''邏輯合成'''是把電路演算法描述轉化為電子硬體設計的一種過程。這個過程的普遍範例就是「[[硬體描述語言]]」（[[:en:Hardware Description Language|HDL]]）的合成，包含[[VHDL]]和[[Verilog]]。有些工具可以產生[[可程式邏輯裝置]]像是[[:en:programmable array logic|PAL]]或是[[:en:Generic Array Logic|GAL]]裝置，或是[[FPGA]]。而其他的合成目標是[[ASIC]]（[[:en:ASIC|ASIC]]）。 |
'''邏輯合成'''是把電路演算法描述轉化為電子硬體設計的一種過程。這個過程的普遍範例就是「[[硬體描述語言]]」（[[:en:Hardware Description Language|HDL]]）的合成，包含[[VHDL]]和[[Verilog]]。有些工具可以產生[[可程式邏輯裝置]]像是[[:en:programmable array logic|PAL]]或是[[:en:Generic Array Logic|GAL]]裝置，或是[[FPGA]]。而其他的合成目標是[[ASIC]]（[[:en:ASIC|ASIC]]）。 |
||
這些邏輯合成的軟體工具範例是[[ |
這些邏輯合成的軟體工具範例是[[新思科技|Synopsys]]公司的[[:en:Design Compiler|Design Compiler]]，以及[[:en:Cadence Design Systems|Cadence Design Systems]]的BuildGates（取[[比爾·蓋茨]]的諧音）。 |
||
邏輯合成是屬於[[電子設計自動化]]([[:en:electronic design automation|EDA]])的一種。 |
邏輯合成是屬於[[電子設計自動化]]([[:en:electronic design automation|EDA]])的一種。 |
||
2011年10月9日 (日) 05:59的版本
邏輯合成是把電路演算法描述轉化為電子硬體設計的一種過程。這個過程的普遍範例就是「硬體描述語言」（HDL）的合成，包含VHDL和Verilog。有些工具可以產生可程式邏輯裝置像是PAL或是GAL裝置，或是FPGA。而其他的合成目標是ASIC（ASIC）。
這些邏輯合成的軟體工具範例是Synopsys公司的Design Compiler，以及Cadence Design Systems的BuildGates（取比爾·蓋茨的諧音）。