這是本頁的一個歷史版本，由AH829（對話 | 貢獻）在2012年7月7日 (六) 13:27 （AlexHe34移动邏輯合成页面至逻辑综合：请参见全国科学技术名词审定委员会（http://www.term.gov.cn/pages/homepage/result.jsp），此外Google搜过逻辑综合的结果远多于逻辑合成）編輯。這可能和目前版本存在着巨大的差異。
邏輯合成是把電路演算法描述轉化為電子硬件設計的一種過程。這個過程的普遍範例就是「硬件描述語言」（HDL）的合成，包含VHDL和Verilog。有些工具可以產生可程式邏輯裝置像是PAL或是GAL裝置，或是FPGA。而其他的合成目標是ASIC（ASIC）。
這些邏輯合成的軟件工具範例是Synopsys公司的Design Compiler，以及Cadence Design Systems的BuildGates（取比爾·蓋茨的諧音）。
邏輯合成是屬於電子設計自動化(EDA)的一種。
